Verilog/SV: Разработать jtag-интерфейс

Hазработать JTAG-интерфейс на языке verilog/system verilog в среде Vivado. Должны быть следующие модули: tap-контроллер (fsm готов, возможно требует допила), BSR как множество BSC, device id reg, bypass reg.
Покрыть тестбенчами модули (например, временными без ассертов, чтобы я вруную смотрел диаграммы).
Подключить к пинам заданной платы + написать логику (например, shift register для уменьшения частоты для вывода EXTEST на светодиоды или другую перфириую на платы).
Режимы: extest, intest, bypass, idcode, sample/preload
Отягчающее обстоятельство: код на основе моих наработок (придется поковыряться в коде), чтобы я мог потом разобраться в нем. Либо заложите в расчет сессию, чтобы мне объяснить.